为了降低过去新芯片设计专案上过多人工学习所造成的利润损失，同时解决 7 奈米以下先进制程导致复杂性与成本居高不下的问题，益华电脑（Cadence）日前发表 Cerebrus 智慧芯片设计工具与 Integrity 3D-IC 平台，协助客户实现数位芯片设计的自动化，并将设计规划、实现和系统分析整合在单一管理平台中，进而协助客户达成降低设计复杂度，并加速产品上市的使命。
Cadence 资深副总裁暨数位与签核事业群总经理滕晋庆博士表示，过去三年以来，Cadence 秉持着智慧系统设计（Intelligent System Design）策略，在接连推出将近 20 多款新产品的同时，逐步朝向三大关键面向扩展：卓越设计（Design Excellence）、系统创新（System Innovation）及智慧无所不在（Pervasive Intelligence）。
透过卓越设计，Cadence 得以持续保持在 EDA 及 IP 领域的领先地位。在系统创新的维度里，Cadence 将自家软件从 IC 设计向上推展到系统设计领域，并推出 Integrity 3D-IC 平台。在迈向智慧无所不在的目标中，Cadence 致力将 AI 广泛运用在先进芯片设计的流程中，以提升芯片设计团队的整体生产力，Cerebrus 即为呼应这个目标的最新产品。
先进增强式学习技术加持，提高 10 倍生产力并优化 20% PPA
拜 5G、自驾车、AR/VR、HPC 与 IIoT 等新兴科技与应用发展之赐，半导体产业也从中迎来新一波的成长高峰。由于这些新应用底层涉及 AI 与机器学习（ML），所以极需更强大运算、更多功能及更快资料传输/处理速度，进而让下一代产品设计变得更加复杂。也因为如此，如何成功设计定案（Tapeout），并达到从设计余裕度（Design Margin）、生产力到“功耗、效能与面积”（PPA）的最佳化，已然成为当前工程团队前所未有的最大挑战。
为了协助工程设计团队彻底解决这个全新电子设计时代下的新难题，Cadence 特别推出一款基于机器学习技术的 Cerebrus 工具，透过先进增强式学习（Reinforcement Learning）技术，能帮助任何工程师提高 10 倍的生产力，并优化 20% 的 PPA。
Cerebrus 能从先前设计专案中自动学习建立模型，并将这些模型重复使用在未来的设计专案中，实现全自动 RTL 到 GDS 的全流程最佳化目标，进而提升整体设计团队的工作效率与生产力。不仅如此，随着设计规模与复杂度的成长，Cerebrus 可在本地端部署及云端服务上建立大规模分散式运算架构来加以支援。
身为 Cadence 数位全流程产品线的一分子，Cerebrus 能与 Genus RTL 合成解决方案、Innovus 设计实现系统、Tempus 时序签核解决方案、Joules RTL 电源解决方案、Voltus 电源完整性解决方案，以及 Pegasus 验证系统等无缝协作。
在某客户进行 5 奈米行动 CPU 设计流程优化的案例中，该客户原本需 6、7 名工程师进行手动流程开发，整个芯片设计流程的迭代周期就耗费了三个月的时间。在导入支援增强式学习的 Cerebrus 工具之后，整个周期缩减至 10 天之内，而且只需 1 名工程师就能搞定，再再显示基于机器学习之 Cerebrus 的可观效益。
集设计规划、实现和系统分析于单一界面，展现系统级 PPA 效益
对于半导体产业而言，摩尔定律是其赖以兴盛成长的科学定律与经济学定律。为了规避物理极限，“超越摩尔定律”（More than Moore）遂成为业界一致努力研究的目标。即使制程不断突破，但在 28 奈米之后每单位晶体管成本的降低速度反而呈现趋缓之势。对此，3D-IC 堆叠技术便成为接下来先进 IC 封装的主流发展趋势，也是后摩尔时代半导体产业共同努力的方向。
复杂的 3D-IC 堆叠设计带来许多挑战，除了需要透过 EDA 来解决 3D-IC 异质整合与管理问题外，更要解决额外系统级验证的问题，其中包括散热分析、功耗分析及时序分析等系统级签核更成为 3D-IC 的成败关键。为了有效解决这些挑战与问题，Cadence 特别推出 Integrity 3D-IC 平台，其为一个专为系统级优化打造的全面性、高容量 3D 设计与签核平台，可将设计规划、实现和系统分析，整合在单一管理界面上，可省却不必要的资料转换作业，有效提高设计人员的工作效率。工程团队并可透过 3D 散热、功率、静态时序分析（Static Timing Analysis, STA）及设计规则检查（DRC）/电路布局验证（LVS）能力，为客户展现系统级 PPA 的效益。
滕晋庆强调指出，经由 Integrity 3D-IC 平台，也可实现 Cadence 数位、类比及IC封装的协同设计，包括与 Virtuoso 类比设计环境平台、Innovus 数位设计实现系统、Allegro PCB/IC 封装技术、Quantus 寄生参数提取解决方案，以及 Tempus 时序签核解决方案中的 STA 分析等技术相互协同设计的能力。
在 3D-IC 堆叠技术逐渐受到市场瞩目后，PVT（制程、电压及温度）签核角落（Signoff Corner）数量爆炸所引发签核流程旷日费时问题便开始浮出台面。对此，Cadence 与台积电合作研发出 RAID（Rapid Automated Inter-Die）分析技术，能将 3D-IC 时序签核角落的数量降低 10 倍，进而优化整体流程，并加速 Tapeout 时程。此外，透过 Cadence Integrity 3D-IC 平台，某家客户成功以 3D 芯片取代原有 2D SoC 芯片，CPU时脉也从原有 3.68GHz 一举提升到 4.11GHz，整体效能提升 11.8%。虽然这些案例都是 3D-IC 非常早期的成果展现，但也显示出未来会有非常可观的发展空间。
Cerebrus 与 Integrity 3D-IC 都是 Cadence 智慧系统设计策略下数位设计全流程工具的家族成员，能与既有产品无缝协作，因此获得许多客户的青睐。“在智慧系统设计策略下，我们的目标就是促使半导体及系统工程师能够在当前 AI 及资料导向世界里设计出最好的产品，”滕晋庆表示。“在此深信 Cereburs 机器学习技术和 Integrity 3D-IC 也将在 More Than Moore 世代中扮演非常关键的角色。”
（首图来源：Shutterstock）
2021-12-16 17:05:00标签: 资讯头条 kotoo科技资讯 kotoo科技 kotoo科技资讯头条 科技资讯头条 KOTOO商业产经 新闻网 科技新闻网 科技新闻 Kotoo科技新闻网 Kotoo科技新闻网 科技新闻 科技新闻网 新闻网 KOTOO商业产经 科技资讯头条 kotoo科技资讯头条 kotoo科技 kotoo科技资讯 资讯头条 Kotoo Kotoo科技新闻网 科技新闻 科技新闻网 KOTOO商业产经 科技资讯头条 kotoo科技资讯头条 kotoo科技 kotoo科技资讯 资讯头条
